​三巨头掀起晶体管未来10年大革命

三巨头掀起晶体管未来10年大革命

据 EETimes 报道，全球芯片产业的三巨头英特尔、台积电和三星正在 " 认真 " 研究一种新的 3D 芯片架构，垂直堆叠式（CFET）场效晶体管架构可望解决当今最先进的纳米片技术持续存在的缩放（Scaling）问题。

这三大芯片制造商首次在去年 12 月的国际电子元件会议（IEDM）上发表演讲，暗示他们将在十年内实现 CFET 场效晶体管架构的商业化。

比利时微电子研究中心 IMEC 的 CMOS 元件专案总监 NaotoHoriguchi 表示，所有的芯片业巨头包括英特尔、三星、台积电，都展示他们的最新研究成果。

在 CFET 时代到来之前，芯片行业将经历 3 纳米片架构，以及静态随机存取记忆体（SRAM）等已经停止缩小尺寸的互补式金属氧化物半导体（CMOS）组件相关问题。IMEC 表示，缩小规模的停滞将迫使高效能运算芯片的设计者分解 SRAM 等 CMOS 功能，并采用将旧技术节点和小芯片拼接在一起的解决方法。

Horiguchi 补充道：" 我们目前的预期是，使用小芯片技术集成模拟或 I/O。一部分传统技术，如模拟或 I/O 通过不同的方案进行集成，还有一部分逻辑和 SRAM 可以通过使用 CFET 架构进行扩展。"

工艺节点缩小的速度放缓

IMEC 预计，到 2032 年，工艺节点缩小的速度将会放缓，迫使人们更加依赖小芯片和先进封装的混合搭配使用，以及那些不断缩小尺寸的高性能逻辑组件。

Horiguchi 说：" 仅使用纳米片来缩放 CMOS 器件是非常困难的，借助 CFET，我们可以认真地继续器件扩展，然后当然可以将其与小芯片和先进封装等其他技术相结合，以提高芯片性能。CFET 正在为连续器件扩展开辟一条道路。这就是 CFET 的独特之处。"

Imec 预计，到 2032 年，CFET 的器件架构将超越 1 纳米节点。三星将在 2025 年率先在 3 纳米节点引入纳米片 / 栅极架构。台积电表示，台积电将于 2025 年推出带有 2 纳米节点的纳米片。

Imec 对潜在路线图扩展的预测。（来源：imec）

接触式多晶间距 ( CPP ) （从一个晶体管栅极到下一个晶体管栅极的距离）是 CFET 技术商业化的关键指标。

" 主要参与者的 CPP 为 48-45nm，它接近 CFET 产品的目标尺寸，"Horiguchi 指出，" 为了实现向更小尺寸的重大转变，英特尔、三星和台积电必须进行多项工艺创新、工艺改进等。他们不会谈论这些工艺创新，但如果没有这一进展，他们可能无法制造出这样的设备。"

这三个芯片制造商已将 CFET 开发从实验室转移到能够进行小批量生产的中试线上。

上个月，英特尔告诉 EETimes，它在 PMOS（P 沟道金属氧化物半导体）晶体管上的 3D 堆叠 NMOS（N 沟道金属氧化物半导体）方面取得了独特的突破，并结合了背面功率和背面接触，以最大限度地提高面积和功率交付效率。

在 CFET 架构中，NMOS 和 PMOS 器件相互堆叠。台积电器件架构开拓总监 Szuya Liao 在总结台积电工作时表示，该公司已经达到了 48 纳米 CPP 的标准，这是一个关键门槛。

" 通过在 NMOS/PMOSFET 之间引入关键的垂直隔离以及在栅极和源极 / 漏极之间引入适当的内部间隔物，我们的垂直堆叠 nFET-on-pFET 纳米片晶体管的良率超过 90%，并表现出高通态电流和低泄漏，实现健康的六个数量级的开 / 关电流比 "。Liao 表示，通过垂直堆叠 n 型和 p 型 FET，占地面积可以减少一半，晶体管数量可以增加一倍。这就像通过在与一个单层单元相同的占地面积上建造两栋联排别墅来增加城市密度。

还有更多问题需要解决

SemiAnalysis 首席分析师迪伦 · 帕特尔 ( DylanPatel ) 表示，虽然 CFET 承诺恢复工艺缩小的步伐，但在新架构商业化之前仍然存在一些障碍。

DylanPatel 表示："CFET 还存在许多其他挑战，使其制造更加困难，如何为 CFET 结构供电非常困难且复杂。背面供电有不同的集成方案。对于大型、复杂的公司来说，转向 CFET 非常困难。"

Horiguchi 说，正面处理和背面处理并不完全相等。他说：" 通过正面工艺，我们可以将所有金属线挤压成非常精确的覆盖层，但背面，我们可能会遇到一些未对准的问题，正面加工中可能会发生一些晶圆变形，这会导致背面加工中出现更大的错位。这正是我们今天研究的内容。"

更高的纵横比

Horiguchi 说，CFET 结构比纳米片结构中的 3D 形状更高。结构纵横比的增加带来了制造挑战。" 图案化是第一个具有挑战性的部分，" 他补充道。" 这使得所有的纵横比都翻倍了。必须以某种方式改进或创新图案才能实现这种转变。"

高纵横比将需要沉积电介质、金属和一些外延生长，以便在沟槽的最底部获得源增益。材料和工艺创新是制造的其他障碍。

" 我们需要非常高的掺杂剂激活，然后还需要非常低的接触电阻率，"Horiguchi 说。" 我们需要为 CFET 提供特殊的高 k/ 金属栅极。这些也必须在非常高的结构中完成。这可能是关键的挑战：非常高且堆叠的设备架构。"

Imec 正在与 AppliedMaterials、TokyoElectron 和 LamResearch 等材料和设备供应商合作开发 CFET 制造工具。

台积电表示，CFET 架构的 " 重大挑战 " 可能会导致工艺复杂性和成本增加。" 为了克服这些挑战，必须仔细选择集成方案，以降低工艺复杂性并最大限度地减少对新材料和工艺能力的需求，"Liao 说。" 参与早期 EDA/ 流程工具开发，为重大设计变更做好准备也很重要。"